Zenfolio | José Luis Briz - Photography | Computer life: studio #1

Computer life: studio #1

January 26, 2018

Computer life: studio #1Computer life: studio #1[Eng. /Esp.]
This all started with the question: “What kind of original, exclusive pictures could prepare and shoot a computer architect who loves photography?” This first try is a double exposure showing (second shot) the signals of a MIPS pipelined processor implemented in VHDL on a FPGA, running a simple loop, superimposed to (1st shot) the actual FPGA development board to which the VHDL cross-compiled code has been transferred. RAW image imported in LR5.5, just applying the default Vivid Nikon Picture Control setup.
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Todo esto comenzó preguntándome: “¿Qué tipo de fotografías originales y exlusivas podría preparar y disparar un arquitecto de computadores al que le encanta la fotogafía?”. Este primer intento es una doble exposición que muestra (primer disparo) las señales de un procesador MIPS segmentado implementado en VHDL sobre una FPGA, que está ejecutando un bucle simple, sobreimpuesta a (primer disparo) la placa de desarrollo real con la FPGA a la que se ha transferido el código VHDL tras compilación cruzada. La imagen RAW está importada en LR5.5, aplicando simplemente el perfil Vivid de Nikon.

[Eng. /Esp.]
This all started with the question: “What kind of original, exclusive pictures could prepare and shoot a computer architect who loves photography?” This first try is a double exposure showing (second shot) the signals of a MIPS pipelined processor implemented in VHDL on a FPGA, running a simple loop, superimposed to (1st shot) the actual FPGA development board to which the VHDL cross-compiled code has been transferred. RAW image imported in LR5.5, just applying the default Vivid Nikon Picture Control setup.
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Todo esto comenzó preguntándome: “¿Qué tipo de fotografías originales y exlusivas podría preparar y disparar un arquitecto de computadores al que le encanta la fotogafía?”. Este primer intento es una doble exposición que muestra (primer disparo) las señales de un procesador MIPS segmentado implementado en VHDL sobre una FPGA, que está ejecutando un bucle simple, sobreimpuesta a (primer disparo) la placa de desarrollo real con la FPGA a la que se ha transferido el código VHDL tras compilación cruzada. La imagen RAW está importada en LR5.5, aplicando simplemente el perfil Vivid de Nikon.